Sommaire
Le Verilog
Le Verilog est un langage conçu à l’origine pour rédiger des spécifications de circuits logiques en électronique numérique. Le langage permet de décrire le comportement de sortie par rapport à des entrées logiques. Un peu comme les logiciels de saisie de schéma électronique, le Verilog est très hiérarchique, on décrit des modules avec leurs entrées‑sorties. Que l’on assemble ensuite dans d’autres modules pour finir dans un module « top » qui décrit le composant final.
Dans le cas de TapTempo, le module « top » est déclaré comme ceci :
module taptempo #(
parameter CLK_PER_NS = 40, // 25Mhz clock (ns)
parameter TP_CYCLE = 5120, // timepulse cycle period (ns)
parameter BPM_MAX = 250 // BPM max (bpm)
)(
input clk_i,
input btn_i,
output pwm_o
);
//corps du module
endmodule
Le module possède deux entrées : l’horloge (clk_i) et le bouton (btn_i) ainsi qu’une sortie pwm (pwm_o) pour l’affichage. Les paramètres seront vus comme des constantes au moment de la simulation, ils permettent de configurer les composants en fonction de la cible. Le changement de valeur des signaux se fait dans des processus qui sont déclenchés sur événement. Ces processus sont décrits au moyen du mot clef always@() en Verilog.
Par exemple, dans le code suivant :
/* Detect rising edge*/
reg btn_old, btn_rise;
always@(posedge clk_i)
begin
btn_old <= btn_i;
if(btn_old == 0 && btn_i == 1)
btn_rise <= 1;
else
btn_rise <= 0;
end
L’événement déclencheur du process est le front montant de l’horloge clk_i. À chaque fois qu’un front montant d’horloge se présente, le processus est exécuté de manière séquentielle.
L’opérateur <= est l’opérateur d’affectation dit « non bloquant ». Cela signifie que la valeur ne sera effectivement appliquée qu’à la fin de l’exécution du process. Donc, la valeur du signal btn_old ne sera pas nécessairement égale à btn_i à la ligne du if() comme on aurait pu instinctivement le croire.
Le langage Verilog a beaucoup de succès dans le monde du logiciel libre. En effet, il est relativement peu verbeux et ressemble au C pour de nombreux aspects. Il est par exemple possible de décrire des macros de la même manière qu’en C, il suffit de remplacer le symbole # par ` pour créer des constantes qui seront remplacées par le préprocesseur :
/* count tap period */
`define MIN_NS 60_000_000_000
`define BTN_PER_MAX (`MIN_NS/TP_CYCLE)
`define BTN_PER_SIZE ($clog2(1 + `BTN_PER_MAX))
Le Verilog reprend également les opérateurs booléen et binaire &, &&, |, ||, etc., du C.
C’est le langage HDL le mieux pris en charge par les différents logiciels libres. Si l’on souhaite se lancer dans le domaine des FPGA et/ou des ASIC, il est préférable de commencer par lui. C’est également le langage « de sortie » de quasiment tous les générateurs de code HDL.
Architecture de TapTempo
L’outil indispensable pour commencer un projet en Verilog est… le papier et le crayon. Il est en effet indispensable d’avoir une vue d’ensemble assez claire de ce que l’on souhaite réaliser avant de se lancer dans le code.
Voici donc l’architecture générale du composant TapTempo :
Même si l’on doit revenir plusieurs fois (ce qui est le cas ici puisque les constantes ne sont pas à jour) sur ce schéma général en cours de développement, cette partie est très importante. Si elle est bien pensée, le reste coule de source.
Le composant va nécessiter quelques compteurs, mais l’horloge utilisée ici étant très rapide nous allons d’abord factoriser le comptage au moyen du module nommé timepulse, ce module va distribuer une pulsation qui servira de base aux autres compteurs pour leur fonctionnement interne.
L’entrée utilisateur se compose d’un bouton (touche télégraphique « morse »). Les fronts montant et descendant de cette entrée n’étant pas synchronisés sur l’horloge du système nous allons devoir le faire au moyen de deux bascules en série pour éviter la métastabilité.
/* Synchronize btn_i to avoid metastability*/
reg btn_old, btn_s;
always@(posedge clk_i or posedge rst)
begin
if(rst) begin
btn_old <= 1'b0;
btn_s <= 1'b0;
end else begin
btn_old <= btn_i;
btn_s <= btn_old;
end
end
Le second problème que pose notre entrée est que l’appui sur le bouton ne génère pas des changements francs de son état. Chaque « appui et relâche » génère une série de rebonds et donc une série de 0 et de 1 avant de se stabiliser. Pour lisser le signal il va donc falloir faire passer le signal dans le bloc « antirebond » debounce.
Le bloc percount va ensuite se charger de mesurer le temps entre deux appuis sur le bouton. Cette période va devoir être transformée en fréquence « BPM » (Beat Per Minute) via le module per2bpm, puis en une valeur pseudo‐analogique (PWM) grâce au module pwmgen.
La carte cible ne possédant pas de bouton « reset », il va falloir le générer grâce au module rstgen de manière à s’assurer de l’état de départ de notre système au démarrage.
Entrée‑sortie
La plupart des programmes TapTempo proposés jusqu’ici supposaient — en plus d’un processeur — la présence d’un clavier et d’une console texte de sortie (avec toute la pile de pilotes et de système d’exploitation associés). Ici, nous allons devoir tout définir dans le « portegramme » — dans l’industrie on va parler d’IP pour Intellectual Property, quel horrible nom.
L’idée est donc de simplifier au maximum l’entrée « clavier » et la sortie histoire de pouvoir les décrire simplement.
Pour l’entrée nous allons nous contenter d’un contact de type bouton, ou d’une touche de type télégraphe « morse » :
Comme on peut le voir dans le schéma ci‑dessus, quand la touche est appuyée, l’entrée « bouton » est mise à la masse et donne un niveau logique à 0 sur notre système. Lorsque l’on relâche le bouton, la résistance de tirage ramène le niveau de tension à Vcc pour avoir un niveau 1 sur l’entrée.
Pour la sortie, l’idée de mettre un écran complexifie énormément le système. En effet, il est nécessaire de faire une machine d’état assez complexe pour initialiser l’écran puis rafraîchir l’affichage. Il est souvent nécessaire d’ajouter un processeur « soft » rien que pour ça d’ailleurs (bon, il est vrai que le VGA n’est pas si compliqué, mais il reste plus complexe que la solution proposée ici).
Non, l’idée ici est d’utiliser les graduations de l’antique voltmètre à aiguille trouvé dans une cave et qui gradue de 0 à 300 comme on peut le voir sur la photo :
Et comme un système numérique ne sort que des 0 et des 1 sur ses broches, on va « simuler » une valeur analogique au moyen d’une modulation de largeur d’impulsion, en anglais Pulse Width Modulation — PWM. Il suffit de changer le rapport cyclique entre le temps haut et le temps bas de notre signal pour faire varier la tension moyenne qui sera vue par le voltmètre. Si on l’ajuste correctement avec une résistance en série, il est relativement facile de forcer la valeur maximale (5 V) à 250.
La période de la modulation de largeur d’impulsion sera configurée suffisamment rapide pour que l’aiguille n’oscille pas.
Pulsation de temporisation (timepulse)
Le module ne prend pas de valeur d’entrée hormis l’horloge et le reset qui sont de rigueur dans tout le projet. Son signal de sortie tp_o est une pulsation de l’horloge émise toutes les 5 120 ns :
module timepulse #(
parameter CLK_PER_NS = 40,
parameter PULSE_PER_NS = 5120
)(
/* clock and reset */
input clk_i,
input rst_i,
/* output */
output tp_o);
Pour pouvoir compter des périodes de 5 120 ns on définit un registre de comptage :
`define MAX_COUNT (PULSE_PER_NS/CLK_PER_NS)
`define MAX_COUNT_SIZE ($clog2(`MAX_COUNT))
reg [`MAX_COUNT_SIZE-1:0] counter = 0;
Puis on compte de manière synchronisée avec l’horloge :
always@(posedge clk_i or posedge rst_i)
begin
if(rst_i)
begin
counter <= 0;
end else begin
if (counter < `MAX_COUNT)
begin
counter <= counter + 1'b1;
end else begin
counter <= 0;
end
end
end
La pulsation est émise lorsque le compteur passe par 0 :
assign tp_o = (counter == 0);
Gestion des rebonds (debounce)
L’entrée de ce module est le signal de bouton préalablement synchronisé avec l’horloge du système btn_s. Le compteur utilisera la pulsation tp_i généré par le module timepulse décrit ci‑avant.
La sortie du module est un signal btn_o proprement lissé. La période de temporisation de 20 ms est donné ici en paramètre DEBOUNCE_PER_NS :
module debounce #(
parameter PULSE_PER_NS = 5120,
parameter DEBOUNCE_PER_NS = 20_971_520
)(
/* clock and reset */
input clk_i,
input rst_i,
/* inputs */
input tp_i,
input btn_i,
/* output */
output btn_o
);
La gestion des rebonds est réalisée au moyen d’un compteur utilisé pour temporiser :
`define MAX_COUNT ((DEBOUNCE_PER_NS/PULSE_PER_NS)-1'b1)
`define MAX_COUNT_SIZE ($clog2(`MAX_COUNT))
/* Counter */
reg [`MAX_COUNT_SIZE-1:0] counter = 0;
Ainsi que d’une machine d’états à quatre états :
/* State machine */
localparam [1:0] s_wait_low = 2'h0,
s_wait_high = 2'h1,
s_cnt_high = 2'h2,
s_cnt_low = 2'h3;
reg [1:0] state_reg, state_next;
Les transitions de la machine d’états sont données dans le code ci‑dessous dans un processus dit « combinatoire » (always@*) par opposition à un processus « synchrone ».
always@*
begin
case(state_reg)
s_wait_low:
if(btn_i)
state_next = s_cnt_high;
else
state_next = s_wait_low;
s_wait_high:
if(!btn_i)
state_next = s_cnt_low;
else
state_next = s_wait_high;
s_cnt_high:
/* verilator lint_off WIDTH */
if(counter == `MAX_COUNT)
/* verilator lint_on WIDTH */
state_next = s_wait_high;
else
state_next = s_cnt_high;
s_cnt_low:
/* verilator lint_off WIDTH */
if(counter == `MAX_COUNT)
/* verilator lint_on WIDTH */
state_next = s_wait_low;
else
state_next = s_cnt_low;
endcase;
end
L’état de la machine est tout de même synchronisé dans un second processus :
always@(posedge clk_i or posedge rst_i)
if(rst_i)
state_reg <= s_wait_low;
else
state_reg <= state_next;
Le principe de « lissage » des rebonds est donc le suivant : dans l’état initial s_wait_low, on attend que le bouton passe à la valeur 1, et lorsque le signal passe à 1, on change d’état pour s_cnt_high.
Le passage dans l’état s_cnt_high a pour effet de faire passer le signal de sortie à 1 et déclencher le compteur. Tant que le compteur compte et n’a pas atteint la valeur MAX_COUNT, on reste dans cet état quelles que soient les variations du signal d’entrée. Lorsque le compteur atteint la valeur maximale, la machine d’état passe dans l’état s_wait_high (en attente de valeurs hautes).
Dans l’état s_wait_high on surveille la valeur du bouton d’entrée, si elle passe à 0 on change d’état pour s_cnt_low. De manière symétrique à s_cnt_high, on déclenche donc le compteur en ignorant la valeur d’entrée, et, lorsqu’elle atteint son maximum, on passe à l’état initial s_wait_low.
La valeur « lissée » du bouton en sortie est donnée par l’état de la machine d’état :
assign btn_o = (state_reg == s_cnt_high) || (state_reg == s_wait_high);
Mesure de la période de tempo (percount)
L’interface du module percount se compose des entrées habituelles d’horloge clk_i, de reset rst_i, ainsi que de la pulsation tp_i.
Le signal de mesure en entrée est btn_i et la sortie est un vecteur btn_per_o donnant la valeur mesurée. La valeur est considérée comme valide uniquement lorsque la sortie btn_per_valid est à 1. Cette astuce permet d’économiser un registre si la sauvegarde de la valeur mesurée est inutile comme c’est le cas ici.
`define MIN_NS 60_000_000_000
`define BTN_PER_MAX (`MIN_NS/TP_CYCLE)
`define BTN_PER_SIZE ($clog2(1 + `BTN_PER_MAX))
module percount #(
parameter CLK_PER_NS = 40,
parameter TP_CYCLE = 5120,
parameter PULSE_PER_NS = 5120,
)(
/* clock and reset */
input clk_i,
input rst_i,
/* time pulse */
input tp_i,
/* input button */
input btn_i,
/* output period */
output [(`BTN_PER_SIZE-1):0] btn_per_o,
output btn_per_valid);
Maintenant que nous avons un signal de bouton btn_b propre et lissé, nous pouvons entamer la mesure de la période entre deux appuis au moyen de… devinez quoi ? D’un compteur pardi !
reg [($clog2(`BTN_PER_MAX+1)-1):0] counter = 0;
reg counter_valid = 0;
assign btn_per_valid = counter_valid;
assign btn_per_o = counter;
Il nous faut tout d’abord détecter le front descendant du bouton :
reg btn_old;
wire btn_fall = btn_old & (!btn_i);
always@(posedge clk_i or posedge rst_i)
begin
if(rst_i)
btn_old <= 1'b0;
else
btn_old <= btn_i;
end
Le signal btn_fall sert de remise à zéro du compteur ainsi que de validation de la valeur de sortie :
always@(posedge clk_i or posedge rst_i)
begin
if(rst_i)
begin
counter <= 0;
end else begin
if(btn_fall) begin
counter_valid <= 1'b1;
end else if(counter_valid) begin
counter <= 0;
counter_valid <= 1'b0;
end else begin
/* stop counting if max, count tp_i */
if(tp_i && counter < `BTN_PER_MAX)
counter <= counter + 1'b1;
end
end
end
Le compteur compte le nombre de pulsations de tp_i jusqu’à atteindre la saturation BTN_PER_MAX. Si un front montant du bouton se présente avec btn_fall, on valide le compteur avec counter_valid. Et si le signal de validation passe à 1 (donc, le coup d’horloge suivant), on remet le compteur à zéro et on recommence à compter.
Calcul de la fréquence en Beat Per Minute (per2bpm)
Avec le module per2bpm on arrive dans la partie critique du projet, car il va nous falloir faire une division. On entre une période dans le module :
/* inputs */
input [(`BTN_PER_SIZE-1):0] btn_per_i,
input btn_per_valid,
Et on doit en ressortir une fréquence (BPM) :
/* outputs */
output [`BPM_SIZE - 1:0] bpm_o,
output bpm_valid
Suivant la formule :
Il faut donc diviser la constante <img style="display: inline; max-height: 1em;" class="mathjax" src="data:image/svg+xml;base64,PHN2ZyB4bWxuczp4bGluaz0iaHR0cDovL3d3dy53My5vcmcvMTk5OS94bGlu%0AayIgdmlld0JveD0iMCAtMTAwMC43MTE5MDAxNDUyOTQ3IDMwMTAuMjM2MjE1%0AODg3MTggMTUwMS40MjM4MDAyOTA1ODk1IiBzdHlsZT0id2lkdGg6IDYuOTg4%0AZXg7IGhlaWdodDogMy40OTRleDsgdmVydGljYWwtYWxpZ246IC0xLjIwNWV4%0AOyBtYXJnaW46IDFweCAwcHg7IHBvc2l0aW9uOiBzdGF0aWM7IiB4bWxucz0i%0AaHR0cDovL3d3dy53My5vcmcvMjAwMC9zdmciPjxkZWZzIGlkPSJNYXRoSmF4%0AX1NWR19nbHlwaHMiPjxwYXRoIGlkPSJTVElYV0VCTUFJTkktNEQiIHN0cm9r%0AZS13aWR0aD0iMTAiIGQ9Ik04NzIgNjUzdi0xNmMtNTcgLTkgLTY3IC0yMyAt%0AODEgLTc0bC0xMjMgLTQ0M2MtNyAtMjUgLTE0IC00NiAtMTQgLTYyYzAgLTI2%0AIDE4IC00MCA4MSAtNDJsLTEgLTE2aC0yNzF2MTZjNjUgNyA4NSAyNCAxMDIg%0AODZsMTI2IDQ1OWwtMzc2IC01NjFoLTE3bC02MiA1NDZsLTExOCAtNDI4Yy01%0AIC0xOCAtOSAtNDMgLTkgLTU0YzAgLTI4IDE5IC00NCA3MCAtNDh2LTE2aC0x%0AOTd2MTZjNTIgNiA2OCAyMiAxMDAgMTM0bDExNCA0MDEgYzggMjcgMTIgNDQg%0AMTIgNTJjMCAxOSAtMjQgMzEgLTc0IDM0djE2aDE4MWw1NiAtNDkybDMzNSA0%0AOTJoMTY2WiI+PC9wYXRoPjxwYXRoIGlkPSJTVElYV0VCTUFJTkktNDkiIHN0%0Acm9rZS13aWR0aD0iMTAiIGQ9Ik0zODQgNjUzdi0xNmMtNTYgLTcgLTY1IC0x%0ANiAtODIgLTc3bC0xMjAgLTQyOWMtOSAtMzIgLTE1IC01NiAtMTUgLTc2YzAg%0ALTI4IDEyIC0zMiA2OSAtMzl2LTE2aC0yNDR2MTZjNTUgMTAgNjkgMTkgODQg%0ANzVsMTIwIDQ0MWM3IDI1IDEzIDQ2IDEzIDYyYzAgMjUgLTE2IDQwIC03MiA0%0AM3YxNmgyNDdaIj48L3BhdGg+PHBhdGggaWQ9IlNUSVhXRUJNQUlOSS00RSIg%0Ac3Ryb2tlLXdpZHRoPSIxMCIgZD0iTTcyNyA2NTN2LTE2Yy02MyAtMTQgLTY1%0AIC0xNiAtMTAyIC0xNDVsLTE0NiAtNTA3aC0xOGwtMjMwIDU1MGwtMTE0IC00%0AMjJjLTYgLTIxIC05IC00MSAtOSAtNTRjMCAtMjggMTggLTM5IDcwIC00M3Yt%0AMTZoLTE5OHYxNmM1NiA4IDcwIDI0IDEwNiAxNTJsMTE3IDQxNWMtMTUgMzUg%0ALTM5IDU0IC04NiA1NHYxNmgxNjBsMjA3IC00OTlsMTA2IDM4OGM2IDIxIDgg%0AMzIgOCA0NGMwIDM2IC0xMiA0NiAtNjkgNTF2MTZoMTk4WiI+PC9wYXRoPjxw%0AYXRoIGlkPSJTVElYV0VCTUFJTi01RiIgc3Ryb2tlLXdpZHRoPSIxMCIgZD0i%0ATTUwMCAtMTI1aC01MDB2NTBoNTAwdi01MFoiPjwvcGF0aD48cGF0aCBpZD0i%0AU1RJWFdFQk1BSU5JLTRFIiBzdHJva2Utd2lkdGg9IjEwIiBkPSJNNzI3IDY1%0AM3YtMTZjLTYzIC0xNCAtNjUgLTE2IC0xMDIgLTE0NWwtMTQ2IC01MDdoLTE4%0AbC0yMzAgNTUwbC0xMTQgLTQyMmMtNiAtMjEgLTkgLTQxIC05IC01NGMwIC0y%0AOCAxOCAtMzkgNzAgLTQzdi0xNmgtMTk4djE2YzU2IDggNzAgMjQgMTA2IDE1%0AMmwxMTcgNDE1Yy0xNSAzNSAtMzkgNTQgLTg2IDU0djE2aDE2MGwyMDcgLTQ5%0AOWwxMDYgMzg4YzYgMjEgOCAzMiA4IDQ0YzAgMzYgLTEyIDQ2IC02OSA1MXYx%0ANmgxOThaIj48L3BhdGg+PHBhdGggaWQ9IlNUSVhXRUJNQUlOSS01MyIgc3Ry%0Ab2tlLXdpZHRoPSIxMCIgZD0iTTUwOCA2NjdsLTQwIC0yMDBsLTE4IDNjMCAx%0AMDIgLTIyIDE2MyAtMTE5IDE2M2MtNjkgMCAtMTEyIC0zNyAtMTEyIC0xMDBj%0AMCAtNDkgOCAtNjUgOTkgLTE1NmM5MSAtOTIgMTEzIC0xMzUgMTEzIC0yMDBj%0AMCAtMTE0IC04NyAtMTk1IC0yMDIgLTE5NWMtMzEgMCAtNTggNyAtMTA0IDIz%0AYy0yNyAxMCAtMzYgMTIgLTQ3IDEyYy0yMCAwIC0zNiAtOSAtNDMgLTMyaC0x%0AOGwzNCAyMjRsMjAgLTJjLTIgLTkgLTIgLTE2IC0yIC0yMyBjMCAtOTggNjAg%0ALTE2NyAxNDQgLTE2N2M3NyAwIDEzMSA1MiAxMzEgMTI4YzAgNDMgLTE0IDcz%0AIC02MCAxMjNsLTM5IDQyYy0xNCAxNSAtMjYgMjkgLTM5IDQyYy02MCA2NCAt%0ANzUgOTYgLTc1IDE1MGMwIDEwNSA4MiAxNjQgMTc4IDE2NGMzMSAwIDY0IC01%0AIDg1IC0xNGMyMSAtOCAzMyAtMTEgNDYgLTExYzIyIDAgMzEgNSA0NSAyNmgy%0AM1oiPjwvcGF0aD48cGF0aCBpZD0iU1RJWFdFQk1BSU5JLTU0IiBzdHJva2Ut%0Ad2lkdGg9IjEwIiBkPSJNNjMzIDY1M2wtNDQgLTE2NGwtMTcgMmMyIDE3IDMg%0AMzMgMyA0NmMwIDUzIC0zNiA4MSAtMTAxIDgxaC01OGwtMTM3IC00OTBjLTYg%0ALTIxIC0xNCAtNDQgLTE0IC02NmMwIC0zMSAxMiAtMzkgNTMgLTQzbDM1IC0z%0Adi0xNmgtMjg4djE2YzY5IDYgOTIgMjEgMTA3IDc1bDE0MyA1MjdjLTE1OCAw%0AIC0xOTAgLTE2IC0yMzggLTEyNGwtMTggNGw0MiAxNTVoNTMyWiI+PC9wYXRo%0APjxwYXRoIGlkPSJTVElYV0VCTUFJTkktNTAiIHN0cm9rZS13aWR0aD0iMTAi%0AIGQ9Ik0xNDYgNjUzaDI0MWMxNDcgMCAyMTggLTUyIDIxOCAtMTQ4YzAgLTU0%0AIC0yNyAtMTA5IC02OCAtMTQzYy00NiAtMzggLTExNiAtNTcgLTIwNSAtNTdj%0ALTQyIDAgLTY0IDIgLTkwIDhsLTUzIC0xOTNjLTcgLTI3IC0xNCAtNDggLTE0%0AIC02M2MwIC0yMyAxNSAtMzUgNjkgLTQxdi0xNmgtMjQ0djE2YzU3IDggNjYg%0AMTcgODQgODJsMTE2IDQxNGMxMyA0NyAxNyA2OCAxNyA4M2MwIDI3IC0xNCAz%0ANSAtNzEgNDJ2MTZ6TTMyMCA1OTJsLTY5IC0yNDUgYzI5IC01IDM0IC01IDUy%0AIC01YzYyIDAgOTcgNiAxMjggMjRjNDQgMjUgNzEgNjkgNzEgMTM0YzAgODkg%0ALTQ4IDEyMyAtMTMwIDEyM2MtMjggMCAtNDYgLTggLTUyIC0zMVoiPjwvcGF0%0AaD48cGF0aCBpZD0iU1RJWFdFQk1BSU4tNUYiIHN0cm9rZS13aWR0aD0iMTAi%0AIGQ9Ik01MDAgLTEyNWgtNTAwdjUwaDUwMHYtNTBaIj48L3BhdGg+PHBhdGgg%0AaWQ9IlNUSVhXRUJNQUlOSS00RSIgc3Ryb2tlLXdpZHRoPSIxMCIgZD0iTTcy%0ANyA2NTN2LTE2Yy02MyAtMTQgLTY1IC0xNiAtMTAyIC0xNDVsLTE0NiAtNTA3%0AaC0xOGwtMjMwIDU1MGwtMTE0IC00MjJjLTYgLTIxIC05IC00MSAtOSAtNTRj%0AMCAtMjggMTggLTM5IDcwIC00M3YtMTZoLTE5OHYxNmM1NiA4IDcwIDI0IDEw%0ANiAxNTJsMTE3IDQxNWMtMTUgMzUgLTM5IDU0IC04NiA1NHYxNmgxNjBsMjA3%0AIC00OTlsMTA2IDM4OGM2IDIxIDggMzIgOCA0NGMwIDM2IC0xMiA0NiAtNjkg%0ANTF2MTZoMTk4WiI+PC9wYXRoPjxwYXRoIGlkPSJTVElYV0VCTUFJTkktNTMi%0AIHN0cm9rZS13aWR0aD0iMTAiIGQ9Ik01MDggNjY3bC00MCAtMjAwbC0xOCAz%0AYzAgMTAyIC0yMiAxNjMgLTExOSAxNjNjLTY5IDAgLTExMiAtMzcgLTExMiAt%0AMTAwYzAgLTQ5IDggLTY1IDk5IC0xNTZjOTEgLTkyIDExMyAtMTM1IDExMyAt%0AMjAwYzAgLTExNCAtODcgLTE5NSAtMjAyIC0xOTVjLTMxIDAgLTU4IDcgLTEw%0ANCAyM2MtMjcgMTAgLTM2IDEyIC00NyAxMmMtMjAgMCAtMzYgLTkgLTQzIC0z%0AMmgtMThsMzQgMjI0bDIwIC0yYy0yIC05IC0yIC0xNiAtMiAtMjMgYzAgLTk4%0AIDYwIC0xNjcgMTQ0IC0xNjdjNzcgMCAxMzEgNTIgMTMxIDEyOGMwIDQzIC0x%0ANCA3MyAtNjAgMTIzbC0zOSA0MmMtMTQgMTUgLTI2IDI5IC0zOSA0MmMtNjAg%0ANjQgLTc1IDk2IC03NSAxNTBjMCAxMDUgODIgMTY0IDE3OCAxNjRjMzEgMCA2%0ANCAtNSA4NSAtMTRjMjEgLTggMzMgLTExIDQ2IC0xMWMyMiAwIDMxIDU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La division (tout comme la multiplication) est un point sensible en Verilog. En effet, l’opérateur de division existe bien dans le langage et il se peut que cela simule parfaitement.
C’est lorsque arrivera l’étape de la synthèse que l’on risque d’avoir quelques surprises. Il est possible que certains logiciels de synthèse réussiront à faire quelque chose en un coup d’horloge, mais il est certain que cela se fera au prix de très mauvaises performances en matière de ressources utilisées et de fréquence d’horloge. Il est surtout probable que votre logiciel de synthèse jette l’éponge.
Pour réaliser cette division, nous allons donc en revenir aux fondamentaux appris au primaire et poser la division. Une division, c’est la recherche du quotient et du reste de l’équation suivante :
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